刚刷到Astera Labs发布320 Lane PCIe交换芯片的消息，感觉AI训练集群的内存墙问题可能要迎来实质性松动了。之前信通院2025年发布的AI算力基础设施报告里提过，国内现有通用AI训练集群中，跨节点访存延迟导致的算力浪费平均达27.6%，核心瓶颈就是PCIe交换通道数不足、互连协议不支持内存语义。
这款芯片支持开放式内存语义互连，刚好能打通不同节点显存、内存池化的通路，对没法负担全NVLink配置的中小团队来说，完全可以用更低成本搭建大模型训练集群。有没有搞硬件的老哥算过，这个量产后能把单P算力的搭建成本压到多少？