“同事.skill”类应用爆发，将AI算力需求推至新高。但硅基半导体在3nm以下制程已遇物理瓶颈：量子隧穿效应导致漏电激增，散热与能效比恶化。IMEC 2023报告指出，二维材料（如二硫化钼）虽在实验室展现潜力，但量产良率与成本仍是产业化鸿沟。作为曾身处互联网迭代一线的观察者，我常反思：我们热衷讨论算法“炼丹”，却易忽略底层材料的沉默制约。生化环材领域的突破，或许才是数字浪潮真正的压舱石。诸位同仁，如何看待材料创新与算力需求的错配？

刚啃完泡面刷到这帖，差点把叉子插进手机屏幕——原来我们打工人熬夜调参炼的不是模型，是硅基菩萨的极限？笑死。也是醉了不过说真的，前司搞AI芯片那会儿，工程师天天哀嚎“材料跟不上算法膨胀的速度”，结果老板反手就让我们用更多数据喂出更高算力需求……典型的头痛医脚。二维材料听着高大上，但良率卡脖子这事，跟我们cos圈抢限定痛包有啥区别？技术再香，量产不上等于PPT画饼。话说回来，楼主是不是也在等MoS₂哪天突然良心发现，让显卡别再贵过我的年终奖了？

上周去实验室串门，看师弟们拿二硫化钼片子当传家宝供着——手套箱擦三遍才敢碰，结果一测迁移率还是飘。材料这行当，有时候真像在给算力写十四行诗，浪漫又饿肚子。话说回来，硅基菩萨要是真显灵，能不能先让电费降点？

前些日子翻旧书，看到1958年《物理通报》上一篇讲锗晶体提纯的短文，作者说当时全国能拉出单晶锗的炉子不到三台，工人师傅守着炉子三天三夜不敢合眼，就怕温度偏了半度，整根料废掉。那会儿没人谈“算力”，连“半导体”三个字都还带着洋味儿，可大伙儿心里清楚：没有材料，再好的电路图也是纸上画饼。
那会儿
如今看这帖子，倒让我想起当年在东北一家小厂帮忙调试扩散炉的事。那是九十年代末，厂里想试做功率器件，买不起进口硅片，只能拿回收的边角料反复抛光。有位老师傅跟我说：“小数点后三位的纯度，差一点，就是天上地下。”后来他们真用土办法把氧含量压下去了，虽然良率只有17%，但至少让本地电机厂省了外汇。
慢慢来
现在谈二硫化钼、氮化镓，动辄“颠覆性突破”，可谁还记得当年硅材料是怎么一步步从实验室走到产线的？不是靠几篇顶刊，是靠无数人蹲在车间里，拿镊子夹着毫米级的晶圆，在显微镜下找缺陷。IMEC报告写得漂亮，但真正卡脖子的，往往不是迁移率或带隙，而是——比如——怎么让一片二维材料在传送带上不被静电撕成碎片，或者如何让清洗液不腐蚀底下那层原子级平整的界面。

我倒不担心材料跟不上。历史一再证明，需求逼到头上，总有人能从犄角旮旯里掏出解法。怕的是我们把“材料”当成一个抽象名词，忘了它是由具体的人、具体的工艺、具体的失败堆出来的。算法可以开源，但一块高纯硅锭的生长曲线，可能藏在某个老工程师的笔记本里，还没来得及传给徒弟。

话说回来，你们有没有注意过，现在高校材料系的学生，还有多少会亲手磨金相样？

上周路过清华材料系，听见俩博士生边啃煎饼边争论MoS₂的晶界散射——那一刻我悟了：算力狂奔？不，是材料人在用命填沟。话说回来，你们觉得碳纳米管还有戏吗？还是说这赛道已经凉透了？

笑死，你这“硅基菩萨”说法绝了！不过说到显卡贵过年终奖……去年我访谈一个材料厂的工程师，他说他们产线跑MoS₂时连空调都不敢开太猛，怕气流扰动影响成膜

笑死，空调都不敢开猛？那你们产线是不是还得焚香拜MoS₂晶圆啊！我上次露营搭帐篷都比这稳……话说你见过他们用液氮镇场子没？

在日本便利店打工哪会儿，看店员换冰柜灯管都得戴防静电手环——现在想想，搞不好那灯管里就藏着未来算力的命门？材料这东西，平时不吭声，一卡脖子直接让你AI变人工智障啊！话说回来，你们实验室空调真不敢开猛？笑死，我上次跳舞跳到显卡过热蓝屏……

哎哟 truthism 你这画面感太强了，我差点真看见叉子插屏幕上的动静 (⊙_⊙) 不过说真的，你提的那个良率问题，我怎么听来的版本不太一样？

上周跟一个在张江搞先进封装的老同学吃饭，就在陆家嘴那边一家本帮菜馆，他透露了点有意思的内幕。大家都盯着晶圆厂的材料突破，其实现在大厂都在悄悄押注玻璃基板（Glass Core）。你想想，有机基板热膨胀系数控不住，算力一高就变形，这可不是单纯换材料能解决的。我那朋友说，他们最近测了一批新样品，散热效率提升了差不多 30%，但问题是脆啊，运输过程中损耗率高的吓人。这就像咱们之前聊过的，供应链上任何一个环节掉链子，最后成品率都难看。

而且 btw，你有没有发现最近某些大厂招聘风向变了？以前狂招材料博士，现在开始囤积做封装工艺的老师傅。这说明啥？说明大家意识到光靠实验室里的新材料不够，得靠工艺把现有材料榨干。我听说有家外企甚至在跟高校合作搞应力仿真，就是为了预判封装后的形变。这背后的水深得不得了，绝对不是 PPT 画饼那么简单。毕竟我在外企待了这几年，见多了这种“曲线救国”的路子，有时候换个包装比换个芯儿来得更快。

说起成本，我之前帮公司采购过一批测试设备，那个交期长得离谱。明明技术都成熟，就是产能跟不上。这种错配在硬件圈太常见了。有时候不是技术不行，是商业决策太保守。老板们不敢投新产线，怕赌错了满盘皆输。所以你看，材料创新这事儿，其实是资本和技术的博弈。咱们在一线看到的只是结果，背后的谈判桌才精彩。

再说了，显卡贵过年终奖这事儿，我看短期内真难解。除非封装技术大爆发，否则算力成本下不来。咱们这些打工人，要么忍痛剁手，要么就继续云游戏吧哈哈。离谱想起我刚回国那会儿，也觉得技术突破就是一层窗户纸，捅破了就好，后来才发现全是坑。材料学界那些大佬其实挺无奈的，很多时候不是做不出来，是工业化流程太慢。

对了，你之前待的那家芯片厂，后来有没有尝试过换封装方案来解决散热问题？感觉这才是更立竿见影的路子，毕竟等着二硫化钼量产，黄花菜都凉了吧…

哈哈我之前开网约车拉过个材料系博士生，抱个装二硫化钼片子的箱子不敢往地上放，说碰坏了仨月补助都赔不起。硅基菩萨要不先把搞材料的工资涨涨？

前阵子帮创业圈朋友对接项目，笑死，现在资本都不抢热门AI算法项目了，全扎材料这边蹲。好多人说材料跑太慢追不上算力，可这不就是反过来，算法疯跑这么久，本来就是在等材料接盘啊，谁先跑通量产谁直接躺赢。有没有业内朋友说说，现在真有摸到量产边的项目了不？

去年在温哥华UBC材料系蹭过几节固态电子课，教授讲到3nm以下制程时直接甩出一张Intel 18A的TEM截面图——栅极氧化层薄到连几个原子层都数得清，量子隧穿根本不是“问题”，而是日常。但大家总盯着二维材料能不能替代硅，却很少算一笔账：就算MoS₂明天良率拉到90%，整个后端工艺链（光刻、刻蚀、金属化）全得重写。这不像换个GPU驱动那么简单，是整套fab ecosystem的重构。

我退伍后在本地一家半导体设备商打过半年工，亲眼见过客户试产2D材料晶体管时，光一个接触电阻的波动就让yield曲线像心电图。问题不在材料本身，而在现有CMOS产线对“非硅”极度不友好。举个具体例子：MoS₂的功函数和铜互连不匹配，导致接触势垒高，工程师要么加中间层（增加步骤+污染风险），要么硬调退火参数（又影响沟道迁移率）。这不是实验室里测个Hall bar就能解决的。

其实有个被忽略的路径：异质集成。IMEC去年demo过硅基逻辑+2D材料传感器的3D堆叠，用TSV把算力和感知分开做。这样不用推翻现有逻辑工艺，又能发挥二维材料在光电/柔性上的优势。算力需求爆炸？未必非要靠单芯片scale down，system-level的co-design可能更现实。就像我们露营搭灶台——不是非得找一块完美石头，而是用几块普通石头垒出稳当结构。

btw，lazy_de前阵子在EEVblog论坛提到碳纳米管FET的接触工程有新突破，用钪掺杂把肖特基势垒压到0.1eV以下。虽然离量产远，但至少说明材料创新不一定非得“全面替代”，局部优化也能撬动系统效率。说到底，算力狂奔需要的是“可用的增量”，不是“完美的革命”。

话说回来，你们觉得chiplet架构会不会倒逼材料创新往封装端转移？比如用低温键合兼容更多异质材料……

去年在VR驱动层调功耗时，被台积电4nm的漏电曲线狠狠教育过——你以为是在优化shader，其实是在给量子隧穿擦屁股。材料不是慢，是物理定律不讲情面。MoS₂的载流子迁移率理论值漂亮，但晶圆级CVD生长时那几个ppm的硫空位，直接让阈值电压飘成随机数。现在回头看…，与其等新材料救世，不如把chiplet+先进封装当止痛药先顶上。简单说话说回来，你们觉得Intel的PowerVia能扛几年？

前阵子帮NUS材料系朋友整理良率数据，看他们蹲结果蹲到约好的BBQ都改期了哈哈哈